8月17日下午，由深圳市工业和信息化局、中国信息通信研究院指导，深圳市新一代信息通信产业集群、中科院深圳先进研究院、深圳市工业互联网联盟、中国信通院工业互联网与物联网研究所主办，深圳市信息行业协会等承

电机和电源控制逆变器设计人员都会遇到相同的问题，即如何将控制和用户接口电路与危险的功率线路电压隔离。隔离最主要的要求是方式功率线路电压损坏控制电路，更重要的是，保护用户受到危险电压伤害。系统必须符合相

摘要：针对采用热敏电阻测温和有线温度测量系统的不足，提出了采用单总线数字温度传感器DS18B20、单片机和无线收发模块等组成智能无线温度监测系统。DS18B20具有体积小，精度高，采用一线总线，可组网

引言驱动高亮度 LED 的一种方法是对标准升压转换器拓扑进行修改，以驱动恒定电流通过负载。但是，这种实施方法存在一个严重问题，因为 LED 串中出现的开路故障会移除负载电流的通路。由于来自转换器（此时

本文介绍zynq中使用FreeRTOS的空闲钩子函数时在SDK中的设置和一些说明初玩zynq发现，在zynq中可以运行FreeRTOS，果断试了下；测试了几个例子，一切正常，但是在使用空闲钩子函数时导

首先，大家需明确这一次我们谈的采样时钟同步与上次我们讲到的载波同步的区别。接收机ADC对接收到的连续波形进行采样，发射机的DAC与接收机的ADC不可能具有完全相同的时钟频率和相位。时域的采样偏差导致频

在使用ISE进行FPGA的bit文件下载时，经常会遇到下载失败的问题，提示："DONE did not go high".下面提供以下解决方案（根据不同的情况，产生上述问题的原因实在太多，不一一解释了

1、IBUFGDS输入全局时钟及DCM分频使用：IBUFGDS #(.DIFF_TERM("FALSE"),DifferenTIal TerminaTIon (Virtex-45, Spar

如何在EDK中使用自己的 IP核呢？ 这是很多人梦寐以求的事情。然而在EDK以及ISE的各种文档中对此却遮遮掩掩，欲语还休。在以往的设计中，无论是简单的IPIF，还是要在EDK中开放的IP核中增加自己

分布式RAM支持以下的单口RAM与双口RAM类型：带有异步写同步读的SRAM，其中的同步读取可以使用与分布式RAM相关联的触发器实现。带有一个同步写端口与两个异步读端口的DRAM，其中同步同步读的原

前面简要介绍了Spartan-3系列FPGA中分布式RAM的基本特性。为什么不从更高级的Virtex系列入手呢？我仔细看了一下各个系列的介绍、对比，Spartan系列基本就是Virtex系列的精简版，

前一阵出差，然后又吹空调受凉休息了一阵子，耽误了不少时间。现在缓过劲来了，可以继续写作了。出差途中数小时路上无聊，就顺手打印了XAPP463.pdf,即《Using Block RAM in Spar

前面讲了分布式RAM的方方面面，下面以RAM_16S为例，分别给出其在VHDL和Verilog HDL下面的模板代码（在ISE Project Navigator中选择 Edit--- Languag

1.输入信号为什么要寄存一般来说，在全同步设计中，如果信号来自同一时钟域，各模块的输入不需要寄存。只要满足建立时间，保持时间的约束，可以保证在时钟上升沿到来时，输入信号已经稳定，可以采样得到正确的值。

关于chipscope中各模块的说明、调用等方法在以上的参考资料中都有详细说明，在这里就不详细叙述了。在此仅以一个简单的例子为例，说明一下我在ISE中直接调用chipscope Pro Analyze

点击Next之后，进入了捕获参数的设计界面，如图4所示。“捕获”的含义自然指的是要被捕捉、观测的数据了。这里的参数ISE一般情况下已经给智能设置好了，所以不需要更改。图4 捕获参数界面

前几天在一个设计中，因为想对实际的硬件实现中的一些变量进行观测，而使用传统逻辑分析仪存在价格过于昂贵、并且需要大量探头，一些内部变量还不容易观测到等缺陷，所以想到了使用chipscope软件进行在线逻

然后可以打开下载电缆和开发板的电源了。接下来在ISE Project Navigator的工程文件夹视图中点击“Analyze Design Using ChipScope”，ISE即可自动完成翻译、

接下来就是调用IPcore，来产生ROM的IP了。流程就不多讲了，不清楚的同学可以看书，也可以简单浏览一下。在建立IPcore的时候，选择为Block Memory Generator，就进入了块RA