计算机组成原理——虚拟存储器

（1）程序员在比实际主存大得多的逻辑地址空间中编写程序

（2）程序执行时，把当前需要的程序段和数据块掉入主存，其他暂不使用的放在磁盘上

（3）执行指令时，通过硬件将逻辑地址转化为物理地址。虚拟地址高位为虚页号，低位为页内偏移地址

（4）当程序发生数据访问或程序访问失效(缺页时)，由 *** 作系统把信息从磁盘调入主存中

    （1）基本思想：

        内存被分成固定长度且长度较小的存储块（页框，实页，物理页）

        每个进程也被划分为固定长度的程序块（页，虚页，逻辑页）

        通过页表，实现逻辑地址想物理地址的转化

    （2）逻辑地址

        程序中指令所使用的地址（进程所在地址空间）

    （3）物理地址

        存放指令或数据的实际内存地址

（1）与“cache-主存”层次相比，页大小远比cache的行大小要大（windows中的页位4k）

（2）采用全相联映射方式：磁盘中的任意一个页能用射到内存中的任意一个页

    因为缺页导致中断时， *** 作系统从磁盘拿数据通常要耗费几百万个时钟周期。增大页大小，可以减少缺页中断

（3）为什么让软件处理“缺页”

    因为访问磁盘需要好粉几百万个时钟周期，硬件即使能立刻把地址打给磁盘，磁盘也不能立即响应

（4）为什么地址转换用硬件实现

    硬件实现地址转换可以加快指令的执行速度

（5）为什么页写会策略采用write back

    避免频繁的慢速磁盘访问

页表的首地址放在基址寄存器。采用基址寻址方式

每个页表项前面有一个虚页号：从0开始递增的序号。页表项又分为几个结构：

（1）装入位：该页是否在内存中

（2）修改位：该也在内存中是否被修改

（3）替换控制位：用于clock算法

（4）其他

（5）实页号（8进制）

（1）一次磁盘引用需要访问几次主存？2次，一次查页表，一次查物理地址。于是，把经常查的页表放到cache中。这种在cache页表项组成的页表称为TLB（Translation Lookside Buffer）

（2）TLB的页表结构：tag + 主存中的页表项

当采用全相连映射时，tag为页表项前面的虚页号。需要把tag和虚页号一一比较

当采用组相联映射时，tag被分为tag+index，虚页号的高位为tag，虚页号的低位为index，做组内索引(属于组内第几行)

    1段式存储是根据程序逻辑，给程序分段。使得每段大小不同。这种虚拟地址划分方法适合程序设计

    2段式存储的虚拟地址由段号和段内偏移地址组成。段式虚拟存储器到物理地址的映射通过段表实现

    3段式虚拟存储会造成空页

    1段页式虚拟存储，先把程序按照逻辑分成段，再把每段分成固定大小的页。

    2程序对主存的调入调出是按照页面进行的；但他有可以根据段实现共享和保护

    3缺点是段页式虚拟地址转换成物理地址需要查询2个表：段表和页表。段表找到相应页表的位置，页表找到想也页的位置

    4段页式细腻地址的结构可以为以下形式：

            程序地址： 用户号(进程pid) | 段号 | 页号 | 页内偏移地址

（1）某计算机的cache块工16块，采用二路组相联映射方式，每个主存块大小为32字节，按照字节编制。则主存129号单元的主存块硬装如刀cache的组号是：（C）A、0      B、2      C、4      D、6

解：二路组相联，所以每组2块，共有16/2=8组，所以组号占3位。

      每块32字节，所以块内地址占5位。

      129转化为二进制：1000 0001：前3位为组号，100：=4

（2）假设用若干个2K4位的芯片组成一个8K8位的存储器，则地址0B1FH所在芯片的最小地址为：

解：用2片组成一行，共4行，所以片选地址占2位。片内地址有2k=211，所以占11位

      0B1FH：000|0 1|011 0001 1111 这三段为前缀，片选地址，片内地址。

      该片芯片的最小地址是片内地址全0：000|0 1|000 0000 0000 = 0800H

（3）某计算机的主存地址空间大小为256MB，按字节编址，指令cache和数据cache分离，均有8个cache行，每行大小为64B，数据cache采用直接映射方式，现有两个程序A，B对数组int a[256][256]进行遍历，程序A按行遍历，程序B按列遍历。假定int类型数据用32位补码表示，数组a按行优先方式存储，其地址为320（十进制）。

问：(1) 若不考虑cache一致性维护和替换算法所需的控制位，则数据cache的总容量占多少？

      (2) 数组元素a[0][31]和a[1][1]各自所在主存块对应的cache行号分别为多少（cache从0行开始）？

      (3)程序A和B的数据访问命中率各自为多少？哪个程序的执行时间更短？

解：(1) 因为cache的总容量是cache每行的数据存储大小+tag位+数据是否有效位+其他一致性控制位。

          主存地址空间256MB，占28位。直接映射方式，8行，行号占3位。每行64B，所以块内地址占6位，因此，tag占28-3-6=19位

          每行有一个数据有效位。因此，cache共（19+1+648）8 = 532字节

      (2) 因为int类型占32位，所以一个int占4B。a[0][31] = 320 + 314 = 444 a1 = 320 + 4(256+1) = 1348。

          块内地址占6位，直接映射下行号占3位，因此444 = 110 | 111100，所以行号为6

          1348 = 10 | 101 | 000100，所以行号为5

      (3) 因为1行cache占64B，每个int数占4B，所以一行有16个数。第一个数会因cache缺失而不命中，然后调入cache。，使得后面的15个int访问全部命中。所以命中率为1516 对于程序B，每次调入16个数，小于数组每行的128个元素，因此每次都不会命中，命中率为0

可以试试调优：

这个timeout决定了RegionServer是否能够及时的failover。设置成1分钟或更低，可以减少因等待超时而被延长的failover时间。

不过需要注意的是，对于一些Online应用，RegionServer从宕机到恢复时间本身就很短的（网络闪断，crash等故障，运维可快速介入），如果调低timeout时间，反而会得不偿失。因为当ReigonServer被正式从RS集群中移除时，HMaster就开始做balance了（让其他RS根据故障机器记录的WAL日志进行恢复）。当故障的RS在人工介入恢复后，这个balance动作是毫无意义的，反而会使负载不均匀，给RS带来更多负担。特别是那些固定分配regions的场景。把它设置成加大，就可以增大regionserver的cache大小了。希望能帮到你

MCN的cachede大小，主要和内存的一个参数关系比较大，就是ddr2，ddr3，ddr4。

ddr2内存的cache带宽是4位，cache大小是16Byte；ddr3之后内存的cache带宽是8位，cache大小是256Byte。

读 Cache 存储器的过程与读内存储器的过程存在一些不同的方面，主要包括以下几个方面:

缓存策略:CPU 内部的缓存存储器是一种高速存储器，其存储的是 CPU 经常使用或常用的数据或指令。读取缓存存储器的过程比读取内存储器的过程更快，因为缓存存储器是 CPU 直接访问的高速存储器。CPU 会根据不同的缓存策略对缓存存储器进行优化，例如“先进先出”(FIFO) 缓存、“后进先出”(LIFO) 缓存等。

缓存大小：缓存存储器的大小通常比内存储器的大小小得多，但也有例外。缓存大小的不同会影响 CPU 的性能和响应速度。

缓存行大小：缓存行大小是指缓存存储器中的每一行的大小。缓存行大小通常是一个固定的值，不同 CPU 型号可能会有不同的缓存行大小。

缓存读取方式：读取缓存存储器的过程比读取内存储器的过程更快，因为缓存存储器是 CPU 直接访问的高速存储器。但是，当 CPU 需要读取新的缓存行时，需要将原来的缓存行清除，这是比读取内存储器更慢的过程。

缓存写入方式：缓存写入过程比写入内存储器的过程更慢，因为缓存存储器是 CPU 直接访问的高速存储器。在写入缓存存储器时，需要将数据先写入缓存存储器，然后再将数据写入内存储器。

总的来说，读 Cache 存储器的过程比读内存储器的过程更快，因为缓存存储器是 CPU 直接访问的高速存储器。但是，缓存存储器的大小、缓存行大小、缓存读取方式、缓存写入方式等因素都会影响 CPU 的性能和响应速度。

高速缓冲存储器(Cache)实际上是为了把由DRAM组成的大容量内存储器都看做是高速存储器而设置的小容量局部存储器，一般由高速SRAM构成。这种局部存储器是面向CPU的，引入它是为减小或消除CPU与内存之间的速度差异对系统性能带来的影响。Cache 通常保存着一份内存储器中部分内容的副本（拷贝），该内容副本是最近曾被CPU使用过的数据和程序代码。Cache的有效性是利用了程序对存储器的访问在时间上和空间上所具有的局部区域性，即对大多数程序来说，在某个时间片内会集中重复地访问某一个特定的区域。如PUSH/POP指令的 *** 作都是在栈顶顺序执行，变量会重复使用，以及子程序会反复调用等，就是这种局部区域性的实际例证。因此，如果针对某个特定的时间片，用连接在局部总线上的Cache代替低速大容量的内存储器，作为CPU集中重复访问的区域，系统的性能就会明显提高。

系统开机或复位时，Cache 中无任何内容。当CPU送出一组地址去访问内存储器时，访问的存储器的内容才被同时“拷贝”到Cache中。此后，每当CPU访问存储器时，Cache 控制器要检查CPU送出的地址，判断CPU要访问的地址单元是否在Cache 中。若在，称为Cache 命中，CPU可用极快的速度对它进行读/写 *** 作；若不在，则称为Cache未命中，这时就需要从内存中访问，并把与本次访问相邻近的存储区内容复制到Cache 中。未命中时对内存访问可能比访问无Cache 的内存要插入更多的等待周期，反而会降低系统的效率。而程序中的调用和跳转等指令，会造成非区域性 *** 作，则会使命中率降低。因此，提高命中率是Cache 设计的主要目标

从31开始，Spring引入了对Cache的支持。其使用方法和原理都类似于Spring对事务管理的支持。Spring Cache是作用在方法上的，其核心思想是这样的：当我们在调用一个缓存方法时会把该方法参数和返回结果作为一个键值对存放在缓存中，等到下次利用同样的参数来调用该方法时将不再执行该方法，而是直接从缓存中获取结果进行返回。所以在使用Spring Cache的时候我们要保证我们缓存的方法对于相同的方法参数要有相同的返回结果。

使用Spring Cache需要我们做两方面的事：

声明某些方法使用缓存

配置Spring对Cache的支持

和Spring对事务管理的支持一样，Spring对Cache的支持也有基于注解和基于XML配置两种方式。下面我们先来看看基于注解的方式。

1 基于注解的支持

Spring为我们提供了几个注解来支持Spring Cache。其核心主要是@Cacheable和@CacheEvict。使用@Cacheable标记的方法在执行后Spring Cache将缓存其返回结果，而使用@CacheEvict标记的方法会在方法执行前或者执行后移除Spring Cache中的某些元素。下面我们将来详细介绍一下Spring基于注解对Cache的支持所提供的几个注解。

11 @Cacheable

@Cacheable可以标记在一个方法上，也可以标记在一个类上。当标记在一个方法上时表示该方法是支持缓存的，当标记在一个类上时则表示该类所有的方法都是支持缓存的。对于一个支持缓存的方法，Spring会在其被调用后将其返回值缓存起来，以保证下次利用同样的参数来执行该方法时可以直接从缓存中获取结果，而不需要再次执行该方法。Spring在缓存方法的返回值时是以键值对进行缓存的，值就是方法的返回结果，至于键的话，Spring又支持两种策略，默认策略和自定义策略，这个稍后会进行说明。需要注意的是当一个支持缓存的方法在对象内部被调用时是不会触发缓存功能的。@Cacheable可以指定三个属性，value、key和condition。

111 value属性指定Cache名称

value属性是必须指定的，其表示当前方法的返回值是会被缓存在哪个Cache上的，对应Cache的名称。其可以是一个Cache也可以是多个Cache，当需要指定多个Cache时其是一个数组。

@Cacheable("cache1")//Cache是发生在cache1上的

public User find(Integer id) {

returnnull;

}

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