fpga 为什么能多次烧录？ 为什么能断电保存？ 原本能断电保存的fpga为什么会不能保存了呢？ 谢谢

FPGA的中译名是现场可编程门阵列，这些阵列的通断开关是由SRAM来控制的。你下载下去的文件实际上是写在了这个SRAM里面。SRAM每一bit控制阵列中的一个开关。既然是基于SRAM当然可以多次烧录了。

一般的FPGA掉电是不能保存的。因为SRAM里的信息是靠半导体间的电容来记录的。一掉电信息就没了。而能保存的FPGA目前是由于其内部有FLASH存储器如XILINX的SPARTAN3AN系列LATTICE的MACH XO系列。或者是由于采用了源斗外部EEPROM或者FLASH的配置模式，把烧结文件放到了非易失的外部FLASH或者EEPROM中了。上电之后从FLASH或者EEPROM中把烧结文件读取到FPGA内的SRAM里去，这样看起散裂竖来似乎掉电就能保存了。现在最新的技术中间有铁电RAM或者磁记录RAM，也可以掉线保存信息。

当然如果您的设计中如果有大型的电容或者冲大电脑存储器件，说不定能维持保存个几秒哈。

而CPLD则是不一样，它们有的是用EEPROM工艺有的是用FLOTOX工艺的，在掉电之后也能保存住信息。

你好，首先你要了解fpga的程序悄凳下载方式，一般有3中，ASD(主动式)，psd（被动式），和JTAG，一般在程序调试的过程中

用的是JTAG模式，不需要片外配置芯片，他是直接将你编写的启举旅程序下载到FPGA的片内ram内，ram，你懂的，答歼是掉电不保存数据的，因此你的数据就丢失了。而一般在程序确保调试成功之后，就使用ASD方式，将数据下载到一块片外配置芯片内，例如altera的cyclone系列采用的是EPCS系列的专用配置芯片，实际上就是EEPROM，rom，你又懂得，他是断电不丢失的，不知道你明白了没有~~~

再补充一点，ASD模式中，FPGA作为控制器件，来引导配置过程，每次上电后，来控制EPCS中的数据传入自己的RAM中，而psd模式下，外部计算机和EPCS是控制者，FPGA芯充当一个外部存储器，psd模式我没怎么用过，研究不深。

AS程序下载口是下载到EPCS4芯片里去的，掉电后程序仍在毕喊，JTAG口是下载进你板子上FPGA芯片（比如EP2C5T144C8）里边的SRAM里边的，这个掉手春野电就没了，你说的情森液况换到JTAG口就好了吧。

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